WIZnet W7500P

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IOP (Internet Offload Processor) W7500P 是集成了 ARM Cortex-M0、128KB Flash 和硬件 TCP/IP 內核和 PHY 的單芯片解決方案,適用於各種嵌入式應用平台,特別是需要“物聯網”。

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TCP/IP 核心是經過市場驗證的硬件 TCP/IP 協議棧,帶有集成的以太網 MAC。硬件 TCP/IP 協議棧支持 TCP、UDP、IPv4、ICMP、ARP、IGMP 和 PPPoE,已在各種應用中使用多年。 W7500P 最適合需要 Internet 連接進行應用程序的用戶。

主要特徵

  • ARM Cortex-M0
  • 48MHz最大頻率

硬件 TCP/IP 核心

  • 8個插座
  • 插座的SRAM:最大。 32KB
  • MII(媒體獨立接口)

物理層

  • IC Plus (IP101G)

記憶體

  • 閃存:128 KB
  • SRAM:16KB 到 48 KB(如果使用 32KB 套接字緩衝區,則最小 16KB 可用,如果不使用套接字緩衝區,則最大可用 48KB)
  • 用於引導代碼的 ROM:6KB

時鐘、復位和電源管理

  • POR(上電複位)
  • 內部穩壓器:3.3V 至 1.5V
  • 8 至 24MHz 外部晶振
  • 內部 8MHz RC 振盪器
  • CPU時鐘的PLL

模數轉換器

  •  12 位、8 通道、1Msps

DMA

  • 6 通道 DMA 控制器
  • 周邊支持:UART、SPI

GPIO 通用輸入輸出接口

  • 53 個 I/O(16 個 IO x 3ea,5 個 IO x 1ea)

調試模式

  • 串行線調試 (SWD)

定時器/PWM

  • 1 個看門狗(32位遞減計數器)
  • 4 個定時器(32 位或 16 位遞減計數器)
  • 8 個 PWM(具有可編程 6 位預分頻器的 32 位計數器/定時器)

通訊接口

  • 3 個 UART(2 個帶有 FIFO 和流量控制的 UART,1 個簡單的 UART)
  • 2個SPI
  • 2 I2C(主/從,快速模式 (400 kbps))

加密

  • 1 RNG(隨機數生成器):32 位隨機數

封裝 : 64 TQFP (7×7 mm)

下載

Documents

Limitation Note

Library

Hardware Materials

W7500P Errata Sheet

W7500P

具體參考

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